Os temas da cadeira são super interessantes e os projetos também. No entanto, as aulas são aborrecidas e o método de avaliação dos projetos não foi explícito. A nota dos projetos é 50% subjetiva, dada pelo professor e considerando a forma como a implementação foi feita, etc; e os restantes 50% são o resultado de testes de performance e da comparação com os outros grupos. Como isso não tinha sido explicado, as notas dos projetos acabaram por não estar muito de acordo com aquilo que os alunos estavam à espera. De resto, os slides dados são suficientes para perceber a matéria, e convém prestar...

Boring course, fundamental for digital design though. Bad classes, lots of powerpoints with code. The professor does not master what he is teaching at all. Practical projects are confusing but not too complicated once you actually understand the workflow. Could be a great course but is not.

General Thoughts

This course tries to teach you a deeper dive into VHDL and how to design advanced digital systems, although, in my opinion, it doesn't do a really good work at that… Besides the projects on the course being a little bit boring, it uses an hardware description language that is not mainly used in industry or even used by a lot of professors doing thesis (VHDL) instead of using Verilog of SystemVerilog.

Classes

The theoretical classes are REEEEEEEEEEALY boring and honestly you're better just trying to learn the slides on your own, which teaches you about how FPGA's...